La crescente complessit??? dei progetti VLSI e delle tecnologie di processo IC aumenta lo sfasamento tra progettazione e produzione. La somiglianza tra un circuito fabbricato sul wafer e come progettato nello strumento di layout diventa sempre pi??? debole. Le variazioni di processo, i difetti di fabbricazione, ecc. formano nuovi colli di bottiglia (tempi di consegna, produttivit???) mentre entriamo nell'era della VLSI su scala nanometrica. Questo motiva la ricerca per migliorare la prevedibilit??? e la resa della ...
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La crescente complessit??? dei progetti VLSI e delle tecnologie di processo IC aumenta lo sfasamento tra progettazione e produzione. La somiglianza tra un circuito fabbricato sul wafer e come progettato nello strumento di layout diventa sempre pi??? debole. Le variazioni di processo, i difetti di fabbricazione, ecc. formano nuovi colli di bottiglia (tempi di consegna, produttivit???) mentre entriamo nell'era della VLSI su scala nanometrica. Questo motiva la ricerca per migliorare la prevedibilit??? e la resa della produzione VLSI, cos??? come i mezzi tecnologici di progettazione per superare le variazioni di processo e gli errori litografici. Un CMP e altre fasi di produzione in VLSI submicronico profondo hanno effetti diversi sul dispositivo e sulle caratteristiche di interconnessione, a seconda delle caratteristiche locali del layout. Per migliorare la producibilit??? e la prevedibilit??? delle prestazioni e per rendere uniforme il layout rispetto ai criteri di densit??? prescritti, si procede all'inserimento di geometrie di "riempimento fittizio" nel layout. Il "dummy fill" a chip pieno ??? un processo iterativo, che richiede tempo e aumenta le dimensioni del GDS.
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